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MARU usa aprendizaje automático para estimar el área de diseños de chips
El trabajo de UT Austin y Arizona State utiliza informes de recursos FPGA para comparar diseños y estudiar su paso a ASIC.
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Lo esencial
- El trabajo de UT Austin y Arizona State utiliza informes de recursos FPGA para comparar diseños y estudiar su paso a ASIC.
- El equipo presenta resultados propios de estimación de área de chips en un póster científico.
De recursos programables a superficie
Las actas de FPGA 2026 publicaron el 22 de febrero MARU, un trabajo de UT Austin y Arizona State University para estimar el área de diseños FPGA y su equivalente ASIC a partir de informes de utilización de recursos. El método combina datos de síntesis con aprendizaje automático para facilitar comparaciones entre diseños.
Resultados de un póster técnico
Los autores reportan un error porcentual absoluto medio del 1,5% en sus predicciones entre circuitos y FPGA. El esquema utiliza recursos como memoria, bloques de procesamiento y lógica programable como entradas. Los resultados se presentan en un resumen de póster de una página, que muestra el flujo de entrenamiento y prueba pero no desarrolla un protocolo experimental extenso.